한국공학대학교 국가인적자원개발컨소시엄 전략분야

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교육 과정

교육개요

교육명	Verilog-HDL을 활용한 FPGA 디지털회로 설계
교육기간	2일 (2022-07-11 ~ 2022-07-12)
교육시간	총 16시간(1일 8H) (09:00 ~ 17:30)
교육인원	13명
교육장소	한국공학대학교내 강의실
특이사항	* 대규모기업의 경우 80% 지원, 20% 교육비 (57,810원) 자부담 * 그 외 기업은 전액 정부 지원 (교육비 및 교재 등) * 개인 노트북 지참 필요 (50G 이상의 HDD 공간 필요) * 실습장비 : FSK-III (Xilinx FPGA기반 개발보드, 리버트론제작) - 2인 1EA * S/W : Xilinx 홈페이지에서 Vivado De
교육개요	● Verilog HDL 문법 습득 ● 조합회로 및 순차회로 설계 습득 ● 응용회로 설계 습득

교육내용

일차	시간	교육 내용
1일	오전( 09:00 ~ 11:50 )	Xilinx Vivado SDK 설치 및 반도체 설계 과정
	오전( 12:00 ~ 14:20 )	디지털회로 이해 및 설계툴 사용법
	오후( 14:30 ~ 16:20 )	Verilog HDL 문법
	오후( 16:30 ~ 17:30 )	디지털 조합회로 설계 (기본 게이트)
2일	오전( 09:00 ~ 09:50 )	디지털 조합회로 설계 (가산기와 멀티플렉서)
	오전( 10:00 ~ 12:50 )	디지털 순환회로 설계 (플립플롧 및 카운터, 시프트레지스터)
	오후( 13:30 ~ 16:20 )	응용회로 설계 (7세그먼트 LED 제어 설계)
	오후( 16:30 ~ 17:30 )	응용회로 설계 (캐릭터 LCD 제어 설계)

* 교육일정 및 커리큘럼은 강사 등 사정에 따로 일부 변동 될 수 있사오니 사전에 인력양성팀에 문의해 주시기 바랍니다.