한국공학대학교 국가인적자원개발컨소시엄 전략분야

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교육 과정

교육개요

교육명	Verilog-HDL을 활용한 FPGA 디지털회로 설계 실습
교육기간	2일 (2024-06-13 ~ 2024-06-14)
교육시간	총 12시간(1일 6H) (10:00 ~ 17:00)
교육인원	10명
교육장소	한국공학대학교내 강의실
특이사항	* 대규모기업의 경우 80% 지원, 20% 교육비 (47,720원) 자부담 * 그 외 기업은 전액 정부 지원 (교육비 및 교재 등) * 실습장비 : FSK-III (Xilinx FPGA기반 개발보드, 리버트론제작) - 2인 1EA * S/W : Xilinx 홈페이지에서 Vivado De
교육개요	[교육 대상] ● 디지털 회로의 설계에 관심있는 초급 설계기술자 ● FPGA를 이용하여 디지털회로의 설계를 담당하고자 하는 초급직원 ● 최신 FPGA의 기술동향을 파악하고자 하는 재직자 [교육 개요] ● Verilog HDL 문법, Xilinx FPGA 기반 개발보드 ● 조합회로 및 순차회로 설계 습득 ● 응용회로 설계 습득

교육내용

일차	시간	교육 내용
1일	오전( 10:00 ~ 10:50 )	Xilinx Vivado SDK 설치 및 반도체 설계 과정
	오전( 11:00 ~ 11:50 )
	오후( 13:00 ~ 13:50 )	디지털회로 이해 및 설계툴 사용법
	오후( 14:00 ~ 14:50 )
	오후( 15:00 ~ 15:50 )	Verilog HDL 문법 및 디지털 조합회로 설계
	오후( 16:00 ~ 16:50 )
2일	오전( 10:00 ~ 10:50 )	디지털 순차회로 설계 (플립플롭 및 카운터, 시프트레지스터)
	오전( 11:00 ~ 11:50 )
	오후( 13:00 ~ 13:50 )
	오후( 14:00 ~ 14:50 )	응용회로 설계 (7세그먼트 LED제어 설계, 캐릭터 LCD 제어 설계)
	오후( 15:00 ~ 15:50 )
	오후( 16:00 ~ 16:50 )

* 교육일정 및 커리큘럼은 강사 등 사정에 따로 일부 변동 될 수 있사오니 사전에 인력양성팀에 문의해 주시기 바랍니다.